官方解法說明：[Nvidia-p004]

1. 核心思路分析

題目要求設計一個名為 TopModule 的模組，將一個 32 位元的輸入向量 in 的位元組順序反轉後輸出到 out。 關鍵思路是將輸入的 32 位元向量，按照 8 位元為一個單位，重新排列組合。具體來說，將原先的 [31:24]、[23:16]、[15:8]、[7:0] 四個位元組，依序重新排列為 [7:0]、[15:8]、[23:16]、[31:24]。

2. 程式碼詳解

module TopModule (
  input [31:0] in,
  output [31:0] out
);

  assign out = {in[7:0], in[15:8], in[23:16], in[31:24]};

endmodule

• module TopModule(...): 模組名稱必須為 TopModule，這是因為測試平台會直接例化 (instantiate) 這個名稱的模組來進行驗證。此行宣告了模組的名稱以及輸入輸出埠 (ports)。 input [31:0] in 宣告了一個 32 位元的輸入埠 in，output [31:0] out 宣告了一個 32 位元的輸出埠 out。
• assign out = {in[7:0], in[15:8], in[23:16], in[31:24]};: 這行程式碼使用了 assign 關鍵字，表示進行連續賦值。{ 和 } 用於連接 (concatenate) 多個位元向量。 這裡將 in 的四個 8 位元的片段按照反序連接起來，賦值給 out。例如，in[7:0] 代表 in 的最低 8 位元，in[15:8] 代表 in 的次低 8 位元，以此類推。透過此方式，實現了位元組順序的反轉。
• endmodule: 標示模組定義的結束。

3. 關鍵 Verilog 觀念 本題的解法涉及以下幾個重要的 Verilog 觀念：

• 頂層模組 (Top Module): 頂層模組是設計的入口點，也是測試平台直接互動的對象。在 Verilog 中，可以將一個複雜的設計劃分為多個模組，而頂層模組負責例化和連接這些子模組，形成完整的電路。測試平台會直接例化頂層模組，並驅動其輸入埠，然後觀察其輸出埠的行為，以此驗證設計的正確性。
• 組合邏輯 (Combinational Logic): 組合邏輯電路的輸出只取決於當前的輸入，而與之前的輸入無關。本題中的 TopModule 就是一個組合邏輯電路，因為 out 的值完全由 in 的當前值決定。
• 連續賦值 (assign): assign 陳述式用於描述組合邏輯。它建立了一個連續的賦值關係，只要等號右邊的運算元的值發生變化，等號左邊的變數就會立即更新。
• 邏輯值表示法: Verilog 使用特定的語法來表示邏輯值。雖然本題沒有直接用到 1'b0 這樣的表示法，但它是一種常見的表示方式。 1'b0 表示一個 1 位元的二進制數，其值為 0。 'b 表示二進制，前面的數字表示位元寬度。例如, 4'b1011 代表一個 4 位元的二進制數 1011。 同理， 8'hFF 代表一個 8 位元的十六進制數 FF，3'd5 代表一個 3 位元的十進制數 5。